ケイデンスとTSMC、AIと3D-ICチップ設計の協業強化を発表、先端ノード向けソリューション提供

PR TIMES より

記事の要約

• ケイデンスとTSMCがAIおよび3D-ICチップ設計を推進する協業を発表
• TSMCのN2P、A16、N3Cプロセスノード向け設計ソリューションが認定
• 3D-IC設計、パッケージング、システム解析のソリューション提供

ケイデンスとTSMCの協業発表

ケイデンスは2025年5月12日、TSMCとの協業強化を発表した。認証された設計フロー、シリコン実証済みのIP、継続的な技術協力を通じて、3D-ICおよび先端ノードにおける設計からシリコンまでの時間を短縮するのだ。

この協業は、TSMCのN2P、N5、N3プロセスノード向けIPの提供を継続し、チップレットやSoC、先端パッケージング、3D-ICなど複数のアプリケーションに対応する最先端のAI主導型設計ソリューションを提供することを含む。TSMC N2PおよびA16テクノロジー向けの認証ツールとフローも網羅している。

さらに、ケイデンスはTSMC 3DFabric®設計とパッケージングのサポートを拡張し、TSMC A14への道を切り開くとともに3D-ICの可能性をさらに引き出す。新たに発表されたTSMC N3Cテクノロジー認証も拡張していく予定だ。

ケイデンスはTSMCの先進的なN2PおよびA16プロセステクノロジー向けの認定ツールと最適化されたIPにより、AIチップ設計のイノベーションを推進している。メモリIPのリーダーシップを強化するケイデンスは、N2P向けにTSMC 9000プレシリコン認定DDR5 12.8G IPを提供しているのだ。

ケイデンスとTSMCの協業内容

3D-IC設計におけるCadence Integrity 3D-ICプラットフォーム

Cadence Integrity 3D-ICプラットフォームは、3D-IC設計における重要な役割を果たす。このプラットフォームは、3Dblox用リファレンス・フローによる結果品質（QoR）の向上と3DICフルフローQCのサポートを強化しているのだ。

• 静的タイミング、パワーIR、熱解析の最適化
• チップ・パッケージ協調設計
• AI搭載ツールによるマルチチップレット設計のサポート

Cadence Integrity 3D-ICプラットフォームは、3D-IC設計の複雑さを軽減し、設計期間の短縮と効率化に貢献する。高度なマルチフィジックス収束解析も可能にする。

ケイデンスとTSMCの協業に関する考察

ケイデンスとTSMCの協業は、AIチップや3D-IC技術の進歩に大きく貢献するだろう。両社の技術とノウハウを組み合わせることで、より高性能で省電力なチップの開発が加速し、様々な分野でのイノベーションを促進する可能性がある。

しかし、先端技術の開発には常に課題が伴う。設計の複雑化や製造コストの上昇、セキュリティリスクへの対応など、今後様々な問題が発生する可能性がある。これらの問題に対して、両社は継続的な技術開発と協力体制の強化が必要となるだろう。

今後、より高度なAI機能や3D-IC技術の開発、そしてそれらを支える設計ツールの進化に期待したい。特に、設計効率の向上や開発コストの削減、そしてより幅広いアプリケーションへの展開が重要となるだろう。

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